ADC12D1600使用问题（高速ADC输出数据降速问题），急急急！

ADC12D1600，双通道可实现3.2GHz采样，按照芯片输出数据最大的四倍降速功能，ADC12D800每组输出数据的速度最低降至800MHz。然而对于ADC后端的数字处理芯片如Xilinx公司V5系列FPGA，800MHz数据频率FPGA处理十分吃力。目前测试结果，在很小的测试程序运行时，基本在ADC输出600MHz信号时，FPGA处理接近极限。所以很想知道对于ADC12D1600这样的高速ADC,其输出的800MHz信号是如何与FPGA级联的？有没有好的降速手段方便FPGA处理数据？

你是否可以考虑其他速度较低的型号, 比如: ADC12D500RF - 12 位、500/1000 MSPS 射频采样 ADC

处理极限是指FPGA的资源不够了吗？还是指800MH的LVDS线速率太高了？

输出的800MHZ的数据  不是有个同步的锁存数据的时钟DCLK吗？  此时他不是应该为400MHZ。 如果想用FPGA去捕捉这800MHZ的数据信号，我们不是需要将400MHZ的时钟倍频到800Mhz吗？  但是FPGA内置的PLL好像不能输出到800MHZ这个水平吧？ 我现在遇到的就是这个问题，请问有什么好的解决方案吗？

400MHz的数据，而且还是双沿采样，可以用FPGA的serdes，把数据解复接