使用ADC ads62PXX (i.e. ads62p48)怎么保证数字输出在上电后处于高阻状态？

亲们好！
简单地讲，我的问题是，当ADC的reset脚接另一个芯片的控制脚（而非硬接地，而该控制芯片与ADC同时加电，上电之后才给出LOW去控制RESET）的条件下，并行控制脚ctrl1/ctrl2/ctrl3在硬接成100时，加电后，ADC是否可以处于Global power down状态？

具体地讲，我的设计中，ADC ADS62P48的控制脚trl1/ctrl2/ctrl3硬接成100，而其它控制脚如SEN,Reset,SDATA,SCLK用FPGA控制。FPGA的数据输入端采用LVDS接口。考虑到不宜使ADC的CMOS输出去驱动FPGA的LVDS输入，因此我希望ADC上电后，其输出保持高阻状态,。

我要用串行接口方式配置ADC，所以reset端接了FPGA，而不是硬接地。ADC和FPGA同时上电，因而不能保证在ADC上电前、上电过程中都准确为LOW。

Datasheet ads62p48.pdf（从TI获得的最新版）的'USING BOTH SERIAL INTERFACE AND PARALLEL CONTROLS'部分讲了，但不清楚。
它说，
For increased flexibility, a combination of serial interface registers and parallel pin controls (CTRL1 to CTRL3)
can also be used to configure the device. To allow this, keep RESET low. The parallel interface control pins
CTRL1 to CTRL3 are available. After power-up, the device is automatically configured as per the voltage settings
on these pins (see Table 6)... 

看这里, 'table 6' 描述的是SEN, 而不是 ctrl1/2/3 ! 这里我猜应该是 Table 7.

这段话是不是说，仅仅这三个控制脚ctr1 ctrl2 ctrl3就可以决定上电后ADC的初态了？比如，global power down。
这个上电后初态不需要reset脚的辅助。并且，ADC内部寄存器不参与决定上电后初态（global power down），因为DataSheet没有给出内部寄存器的初态。

这段话中'To allow this, keep RESET low.'叫我感觉比较晕，(see Table 6)叫我晕死。还有，Datasheet中两处描述寄存器40'Power down modes'很不一致。P22页，当D3-D0 <POWER DOWN MODES> 为0000 时，由Pins CTRL1, CTRL2, and CTRL3 决定 power down modes.  1000 时为Normal operation。
但P65页却说<POWER DOWN MODES> = 0000，时Normal operation!  我猜P22是正确的。

谢过!

顾

手册的16页描述了reset如何在两种配置下的要求

感谢 Seasat Liu 回答！

DS全文我都细读了。 的确是P16讲了我管心的问题。但很容易有多种不同的理解。

我想确认，是不是CTRL1/CTRL2/CTRL3 这三个脚就可以决定上电后状态了。 而且是Table 7，而不是Table 6描述的状态，DS错了吧？