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ADS1178 DRDY一直为高

时间:10-02 整理:3721RD 点击:

我使用ADS1178电路图如下图所示,采用SPI模式,ADC_CLK为25MHz,由CPLD产生SYNC,脉冲宽度为120ns,测试DRDY管脚一直为高电平,这是什么原因呢?

Hi Lion,

  请确认几个问题。

1.确认MCU在控制ADC时没有拉高/DRDY。

2.CLKdiv的信号必须满足表7的 Clock Input Restrictions 。

3.确认 SCLK, CLK, DRDY 和SYNC都没有问题,最好可以用示波器截一张波形。

4.如果以上都没有问题,尝试替换一片ADS1178,可能是芯片损坏导致的问题。

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