THS1209 - SYNC输出与TestMode

1、在TestMode下，为什么有SYNC输出？而且输出频率与CONV_CLK频率不相关。CONV_CLK为100kHZ，SYNC输出为3MHz或者6.8MHz左右，不固定。即使CONV_CLK信号停止了，仍然有SYNC输出。

2、读数据的过程中，/RD信号为由CONV_CLK经过延时产生。/RD低电平的半周期内，数据线上的数据不是稳定的，而是有几次方波样的跳变。

3、在TestMode下，Control Register0的bit7-3的设定是否可以为任意值？

盼回复！

问题1：在初始化时，向CR1的BIT1写1，将SYNC复位一下试试。

问题2：你是指你的RD是由CONV_CLK经处理后产生的？

任何ADC从片选选通后到，数据稳定，都会有一个时间过程的。

datasheet中列出了Access time, last CS valid to data valid最长时间是10ns

问题3：原理上是的，此时MUX会将ADC的输入接到三种内部电压中的一种。而不是接到输入引脚上了。