ADS1278 的CLK与SCLK的关系

我用ADS1278,8通道，SPI模式，如果用CLK-11.0592Mhz的晶振，SCLK用5MHZ，数据采集正确，若果把晶振（CLK）提高到20M以上，SCK频率提高，采集数据不对，偶尔出现后三通道的数据等于前三通道，请问这是什么原因，CLK与SCLK有严格要求吗？

datasheet上面说

“SCLK must be continuously running and limited to ratios of 1, 1/2, 1/4, and 1/8 of fCLK."

请问你的应用中是否满足了这一要求？

不知道你处将SCLK提高到多少，要求SCLK 不可以大于CLK频率；请对照数据手册P8中的要求检查时序与时间要求

请帮解决一下两点疑问：

问题一：SCLK must be continuously running and limited to ratios of 1, 1/2, 1/4, and 1/8 of fCLK."这句话是否可以理解为SCLK必须是连续给出的（如果读8通道就是连续的192个SCLK），而且必须严格遵守1, 1/2, 1/4, and 1/8的比例限制？那为什么我用11.05992MHZ的 fCLK，5MHZ和9MHZ的SCK均能读到正确的数据。

问题二：如果用CPU自带的SPI接口，分24次采集，每次采集8bit，这样是不是就不满足“SCLK must be continuously running and limited to ratios of 1, 1/2, 1/4, and 1/8 of fCLK”这个要求了？（我用两种方式IO模拟的时序和CPU自带SPI）

一，SCLK must be continuously running 。。。这个应该是SCLK在ADC运行阶段一直都有，不受~CS控制。换句话说，不是~CS为低时SCLK才被送出去。

二，11.05992MHz的问题，应该是SPI在设计时候留了一定的裕度，所以可以适应的fclk范围比datasheet上写的更宽。但是保险起见，还是遵照datasheet上的说明为好。

三，可以试试，但是估计不行。

您好！ 手册上提到For best performance, limit fSCLK/fCLK to ratios of 1, 1/2, 1/4, 1/8, etc. SCLK的频率不是严格受到比例的限制，请问您的SCLK频率提到多少？ 另采集到的前三个通道的数据是正确的吗？ 一共采集了8个通道？

我用的是27M晶振，SCLK的频率是5Mhz，采集到前三通道数据正确，后边数据不对。晶振频率变小，采样通道数正确率变高。

如果采用27M的CLK，TDM单通道SPI输出，高速模式的输出的data rate为105KSPS， 8个通道，24bit输出的话，SPI的时钟要求要大于105K*8*24=20MHz，所以5HMz的SPI时钟不能满足要求