微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC验证交流 > 想问问为什么sample()不对

想问问为什么sample()不对

时间:10-02 整理:3721RD 点击:

Error-[SE] Syntax error
Following verilog source has syntax error :

62: token is '.'
clockgating.sample();
^

用vcs来跑function coverage 不知道为什么系统报sample()这个有错 这个怎么解决啊

clockgating 不是一个符合要求的对象。

同样类似的问题。sample时,vcs报语法错误。小编最后怎么解决的?

  1. class clockgating;
  2. function new();
  3. Cov=new();
  4. endfunction
  5. covergroup Cov;
  6. ...
  7. endclass
  8. initial begin
  9. clockgating C1;
  10. C1 =new();
  11. C1.Cov.sample();
  12. end

复制代码

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top