apb vip 的使用问题

请教大家一个问题：
uvm环境中集成apb master vip用来配置寄存器时，如果寄存器的值需要另外一个UVC里main_phase的sequence执行中间结果来决定时，
应该怎么把这个sequence的执行中间结果传递给apb master vip的sequence?

ABP的Master在配置寄存器时只是一个adapter，如果使用寄存器模型的话，在main_phase的sequence里，根据中间结果直接对寄存器执行写操作，uvm 的reg model会自动调用apb_master进行寄存器配置，类似
reg_model.xxx_blk.xxx_reg.write(status, wdata, frontdoor)

我研究一下具体怎么做，谢啦