请教UVM多个field不在同一个文件的寄存器模型如何搭建？

万能的IC验证版的大神们，请教一个问题：我在进行UVM后门访问寄存器时，出现了以下warning，请问是怎么回事?UVM_WARNING /opt/Synopsys/vcs_mx-2014.03/etc/uvm/reg/uvm_reg_field.svh(1716) @ 15211200: reporter [RegModel] Individual BACKDOOR field access not available for field 'xxx'. Accessing complete register instead.
其中xxx是已经被我替换掉的访问路径。

可能上述描述不准确，下面是详细代码：
dut的寄存器如下定义：
module a;
wire [1:0] b_w;
b b_inst1（b_w[0]);
b b_inst2（b_w[1]);
endmodule
module b(output c_w);
wire c_w;
c c_inst(c_w);
endmodule
module c(output c_r);
reg c_r;
endmodule
也就是说，b_w这个寄存器的两个field是例化在两个相同的模块当中的。
以下是寄存器模型：

class b_w extends uvm_reg;
rand uvm_reg_field c_r_1;
rand uvm_reg_field c_r_2;
virtual function void build();
c_r_1 = uvm_reg_field::type_id::create("c_r_1");
c_r_2 = uvm_reg_field::type_id::create("c_r_2");
endfunction
`uvm_object_utils(b_w)
function new(input string name="b_w");
//parameter: name, size, has_coverage
super.new(name, 2, UVM_NO_COVERAGE);
endfunction
endclass


class a_reg_blk extends uvm_reg_block;
rand b_wb_w_inst;
virtual function void build();
default_map = create_map("default_map", 0, 1, UVM_LITTLE_ENDIAN, 0);
b_w_inst = b_w::type_id::create("b_w_inst", , get_full_name());
b_w_inst.configure(this, null, "");
b_w_inst.build();
b_w_inst.c_r_1.configure(b_w_inst, 1, 1, "RO", 1, 0, 1, 1, 1);
b_w_inst.add_hdl_path_slice("b_inst1.c_inst.c_r", 3, 1);
b_w_inst.c_r_2.configure(b_w_inst, 1, 0, "RO", 1, 0, 1, 1, 1);
b_w_inst.add_hdl_path_slice("b_inst2.c_inst.c_r", 2, 1);
default_map.add_reg(b_w_inst, 'h01, "RO");
endfunction
`uvm_object_utils(a_reg_blk)
function new(input string name="a_reg_blk");
super.new(name, UVM_NO_COVERAGE);
endfunction
endclass

经过这样定义之后，两个c_r可以进行后门的读访问，读出来的值也是对的，但是出现了以下warning，
UVM_WARNING /opt/Synopsys/vcs_mx-2014.03/etc/uvm/reg/uvm_reg_field.svh(1716) @ 15211200: reporter [RegModel] Individual BACKDOOR field access not available for field 'xxx'. Accessing complete register instead.
我自己检查了一下，上述warning中的xxx是对的，而且后门访问读出来的值也是对的，两个c_r分别读出来都是1，但是怎么消除这个warning呢?

请问你这个问题有解决吗?我也是一直困扰，寄存器多，一报就是几百几千个waning，看着真难受。找不到办法消除。

使用uvm_reg_file