新人刚学sv，想问一下怎么用sv和verilog连接端口？
时间：10-02
整理：3721RD
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如题，是必须用虚拟接口来连接sv和v么?能给个简单例子么?谢谢了~
顶一下~
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不是呀，两者就是一种语言，你要是不想学SV的东西，直接用VERILOG的语法一样可以呀。
sv包含Verilog的语法，所以你连接的时候就用Verilog的语法。sv我们一般用来做验证嘛（虽然现在sv也在走设计路线），连接sv和Verilog代码实际上就是在sv文件中实例化你的设计.v。
没有说一定要用接口连接DUT和你的UVM平台 这在绿皮书介绍接口的时候有讲这个啊
两种语言无缝衔接，sv包含着v
虚接口是为了能在tb_top之外连接的吧