求助FPGA！
时间：10-02
整理：3721RD
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请问大神们。FPGA在做版级验证的时候，需要做时序约束么，IC后端例如DC不是会做么?如果做的话FPGA的时序约束的目的是什么?
不做你的fpga板子跑不起来，怎么验证功能?
约束还是必须的, 至少可以根据timing report确定fpga时钟
请问时钟是指FPGA的输入时钟么?还是指时序关系满足条件?
FPGA的约束相对简单，只需要约束输入时钟，以及异步时钟，和generate的时钟，然后根据综合结果慢慢优化下，对于原型验证clock没那么高所以很简单。