fm怎么进行网表之间的对比

我想进行修改前的网表和修改后的网表进行形式验证，检查下有没有错误。第一次用formality，看到Reference中的Read Design File中的选项只有verilog ， sverilog，vhdl，db和ddc，但我的网表单元目录下只有.dm .tag和.oa后缀的文件，难道是需要进行转换?小白，还没搞懂怎么弄，求教啦！

你是模拟的还是用verilog写的数字模块? FM只能验证数字模块，一般你用verilog写的，就用verilog选项
你的网表文件是怎么得来的呢?