设计中存在VHDL和verilog文件，编译找不到VHDL文件

如题，设计中存在VHDL和verilog文件，先运行vhdlan，然后编译整个工程，但显示vhdl文件unresolved，编译不通过，请问该如何解决，为什么vhdlan后的VHDL文件无法找到?

irun 一句搞定。