synopsys vcs求助

用synopsys vcs软件对工程进行仿真，第一次用这个软件，vcs指令能编译文件夹下的verilog文件，如果工程有很多文件，包括verilog,sv,vhdl文件，能不能有方便的指令，不用vcs+一堆文件名的形式去编译

可以通过makefile或者其他脚本管理起来，这个想省事就得规划好仿真脚本

楼上有没有这类规划的参考

vcs不能仿真vhdl吧

vcs_mx可以

tool enthusiastic

谢谢小编！

vcsx 可以编译vhdL

great post

谢谢分享

不能用-f 么?

makefile zhiling -fzhilinglaiyuandilujing/Makefile

这个比较常用，编译路径不一定在makefile的路径下

谢谢提问分享