用modelsim6.5D及questa sim 10.0跑systemverilog的相关问题

在用modelsim6.5Dquesta sim编译*.sv文件时如果文件中只有一个class就报“Nested class declarations not yet supported”。*.sv文件之间都已经用`include包含了还是有这问题。
这些文件用VCS跑就没问题。主要还是想用modelsim跑，有机器就可以跑没服务器也行

zenmo meirna.

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