求教访问底层信号问题
时间：10-02
整理：3721RD
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我的模块式用VHDL写的，测试文件用的是Verilog，怎么在测试文件里面访问底层VHDL模块的信号或者变量，刚学习，很多不懂，各位大牛给力啊
各位大牛，怎么破解啊?
没人回复啊，再怒顶一下