菜鸟想学验证，求助
研究生就学验证?还是先把专业课题搞好比较好。如果有精力，就看看验证方法学的东西，因为会和以后工作中的环境有关系，所以不用太深入看，不同的方法学的代码结构有差异，掌握一些基本的概念和内容即可。
喔，这样哈，谢谢了
如果小编打算毕业后真的从事这个数字验证行业的话，我推荐你先把verilog和system verilog这两种硬件语言掌握好，然后再去学习VMM、OVM和UVM这三种verification method（3种都可以学，也可以只学1种，这些都是验证架构的理念），他们的区别我个人认为VMM的VIP比较多但是不够灵活；OVM的架构比较灵活，容易构建可重用的VIP，但是有些特性没有VMM好；UVM则是VMM和OVM的综合吧，这个我接触不多；最后你在找一些例子来学习，实践。如果你能完成这些你就算是合格的验证人员了。
的确是想毕业后从事这个行业，所以想自己学一下。非常感谢你的建议，可以再推荐几本这方面的书吗，谢谢。
verilog 的书可以看夏宇闻老师的《verilog数字系统设计教程》。system verilog 可以看 system verilog for verification，这本好像出有中文版。这两本书主要讲设计和验证的一些理念和相关的语法。
至于VMM、OVM、UVM的书，我只看过相关的userguide。
以上这些书的电子版论坛里应该都是可以找到的，
至于实际的例子论坛里也能找到一些，不过容易上手的我没见到过，
实在不行，LZ可以先把《verilog数字系统设计教程》里的拿来练习。
非常感谢你能提供这么详细的建议，谢谢。
先多看看这方面的书，扩大视野。
书就不说了，验证的书就那几本中文的，英文的我看的不多。
说说我的看法
1、你得先明确什么是验证，验证和测试有什么区别。
2、然后对于需求规格如何分解测试点，不是给你个需求就只按照需求上分解，这样会遗漏很多的。
3、对于平台的搭建你要好好考虑，可读性，可扩展性，重用性。
4、验证语言现在主流是sv，语法还是比较容易入门的。然后是脚本，tcl、perl、Makefile、Bash。
5、sv学习几个方面：可综合部分，面向对象、随机化、断言、覆盖率、同步、interface、DPI...等等等等，要多做总结
6、平台不知道你毕业的时候是vmm还是uvm主流，但现在看好像是uvm占主流。我只用过vmm正在切uvm。没有uvm经验。只说vmm学习的几个部分：vmm_env， data（vmm前缀我不写了，麻烦）、generator、scoreboard、xactor、channel、callback、notify等等吧
7、仿真我用vcs，简单粗暴易学
简单写了写，也没怎么思考，也不知道有没有错别字。有错误欢迎指出，也希望能帮到你
太感谢各位大神的帮助了
接到问下，
请问楼上两位详细解答的前辈，在书方面有更好的推荐吗?Verilog和SV推荐的两本都太偏向理论，或者过于偏重design的子集，有没有什么更适合入门的关于verification的书?OVM，UVM难道只能看看IEEE给的specificaiton?有没有什么好的实际例子可以切入到这两个验证环境的?