有关verilog 优化问题
时间：10-02
整理：3721RD
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请问各位高手，怎样才能使编写的verilog程序使用的lut降低呀?
算法的优化>硬件结构>rtl coding
算法的优化是不是一般很难做到呢?
回复，求报销
呵呵，非常感谢
同问，同问
我觉得是架构>算法吧。毕竟架构动的较大。当然具体看啦
学习了
看情况吧 不是lut用的越少越好，你是area优先还是timing优先 还是power优先，要看具体要求了