请教ovm-2.1.2中xbus例子中的问题
时间：10-02
整理：3721RD
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在xbus_tb_top.sv中有这样一段代码 initial begin
xi0.sig_reset <= 1'b1;
xi0.sig_clock <= 1'b1;
#51 xi0.sig_reset = 1'b0;
end
//Generate Clock
always
#5 xi0.sig_clock = ~xi0.sig_clock;
这样写没有问题吗。上面的时钟信号xi0.sig_clock是logic型的是不允许多驱动的，他在initial模块中用非阻塞方式与外面生成时钟always部分错开，达到不在同一时间对xi0.sig_clock驱动的目的。他这段代码是这个意思吗（我猜的）。如果我猜的是对的那initial块中不是一次就全执行完了吗用非阻塞赋值方式用用吗，要是有用的话为什么我在我的程序中这样写就有问题了，vif0.clk也是logic型的
initial begin
vif0.rst <= 0;
vif0.clk <= 1;
#51 vif0.rst = 1;
end
always #5 vif0.clk = ~vif0.clk;
我用的是modelsim se 10.1a仿真的，编译通过了仿真时候通不过，他报的错
xi0.sig_reset <= 1'b1;
xi0.sig_clock <= 1'b1;
#51 xi0.sig_reset = 1'b0;
end
//Generate Clock
always
#5 xi0.sig_clock = ~xi0.sig_clock;
这样写没有问题吗。上面的时钟信号xi0.sig_clock是logic型的是不允许多驱动的，他在initial模块中用非阻塞方式与外面生成时钟always部分错开，达到不在同一时间对xi0.sig_clock驱动的目的。他这段代码是这个意思吗（我猜的）。如果我猜的是对的那initial块中不是一次就全执行完了吗用非阻塞赋值方式用用吗，要是有用的话为什么我在我的程序中这样写就有问题了，vif0.clk也是logic型的
initial begin
vif0.rst <= 0;
vif0.clk <= 1;
#51 vif0.rst = 1;
end
always #5 vif0.clk = ~vif0.clk;
我用的是modelsim se 10.1a仿真的，编译通过了仿真时候通不过，他报的错
真不好意思浪费大家时间了，问题已经解决了，错误不在这段程序中这样的写法没有问题