请教个ovm问题

看你用什么仿真工具了，modelsim的vsim指令的参数中记得+define就可以修改宏定义。

多谢，这个我知道，我意思是在testcase.sv里面怎么去改这个宏定义

在testcase里重新定义啊，但tc的编译要在tb之后，这样后面的可以覆盖前面的！

明白了，你是要动态改变，那就定义多个，然后用case选择吧，就比如做一个门控时钟一样的东西。只改变参数的，好像没法实现，要么就是定义成一个reg，通过tc传过去。