请教DC综合中经过PLL后的时钟该怎么设置
时间：10-02
整理：3721RD
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我在电路中采用了smic0.13的PLL锁相环，然后利用PLL的输出时钟来同步中断输出信号，我在DC中将输入时钟create_clockCLK_IN，将经过PLL的输出时钟create_generate_clockCLK_OUT，当然两条命令都简写了，可是结果综合后报时序所有路径都是：Path is unconstrained ，请问在综合中该怎样设置PLL的输出时钟?
例：在电路中调用PLL锁相环IP，
PLLGD_1000Bpll_out（
.XIN( clk_in ),
.CLKOUT( clk_300M ),
);
然后利用clk_300M来同步int信号，
always @ ( posedge clk_300Morrst )
begin
if ( rst )
int <= 0;
else
int <= int1 & int2;
end
现在我DC综合完后提示如下：
Startpoint: design_top/int_reg
(rising edge-triggered flip-flop)
Endpoint:INT (output port clocked by CLK)
....................
最后显示：（Path is unconstrained ）
请教该怎么设置输入时钟和输出时钟，谢谢！
例：在电路中调用PLL锁相环IP，
PLLGD_1000Bpll_out（
.XIN( clk_in ),
.CLKOUT( clk_300M ),
);
然后利用clk_300M来同步int信号，
always @ ( posedge clk_300Morrst )
begin
if ( rst )
int <= 0;
else
int <= int1 & int2;
end
现在我DC综合完后提示如下：
Startpoint: design_top/int_reg
(rising edge-triggered flip-flop)
Endpoint:INT (output port clocked by CLK)
....................
最后显示：（Path is unconstrained ）
请教该怎么设置输入时钟和输出时钟，谢谢！
没人知道吗
在PLL的时钟输出端口直接创建时钟