请教verilog 语法
时间：10-02
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$hold(posedge WEb, DIN[15]&&& RSTb === 1, Tdh_ck, notifier_Tdh);
$setup(A[4] &&& RSTb === 1, negedge WEb, Tas_ck, notifier_Tas);
是什么意思啊?google
$setup(A[4] &&& RSTb === 1, negedge WEb, Tas_ck, notifier_Tas);
是什么意思啊?
检查 setup hold up 的verilog语法看看verilog_2001_ref_guide.pdf
还没见过。
同意xujin2002ji