问一个 时钟块里面的问题

clocking cb@(posedge clock);
default input #1 output #1;
outputmem_data;
outputmem_add;
output mem_en;
output mem_rd_wr;
endclocking

请问这里的default input #1 output #1; 是什么意思 ?
刚开始看SV，查了manual ，没有找到 ，应该是一个非常的简单的问题，谢谢！

默认的setup time和hold time。