IC验证需要什么呢
第一天过去了，没人回应呢，自己顶一个……
c, verilog, systemverilog均是手段吧，关键是经验
进来了解下
经验难求啊，工作之前准备什么好玩的呢……
你要做什么验证?逻辑验证还是形式验证?
呃，逻辑验证和形式验证有什么不同的，我是看着一些招聘要求然后开始准备的……
perl，tcl脚本语言也是需要的
最重要的事验证思想，流程，你学的只是工具
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这些仅仅是工具而已，不要舍本逐末
可是对于现在还没入门的来说，工具都不熟悉的思想就没得说了的……
和设计不同，验证对理论知识的要求更高。验证发展的历史可以分为两个阶段：引入OOP之前，和引入OOP之后。引入OOP之前，代表语言是verilog，引入OOP之后，代表语言是vera, sv。引入OOP之后，验证方法学发生了很大的变化，传统的verilog语言在验证领域已经被淘汰了。
学习完sv之后，应该继续学习验证方法学，比如vmm或者ovm。
谢楼上提示，继续努力……
如果你打算学习SV的话，把VMM的源代码研究研究，验证平台就差不多了，后面的就是项目经验了。
个人觉得验证方法学是最重要的，为什么验证?怎么搭建test bench， 怎么样做自动检测。语言方面掌握下Makefile,perl ， system verilod等
去哪里可以找些好vmm的源代码看的呢……
验证思想，流程！1
路过，有点儿收获！
我公司居然是verilog验证，太落后了。这样耗费大量的人力；效率低下。
还是要高屋建瓴
汗，这个你是哪个公司的呢，能不能说下这方面的情况的啊……
熟悉一种基本的语言 verilog 一种仿真工具 nc/modelsim/vcs 一种综合工具推荐dc
语言(SV)+工具(VCS/QUESTASIM/NC=)+方法(OVM,VMM,UVM=)+测试用例分解
还要加上脚本（perl+tcl。）
哎，时间好紧，竟然还有那么多要学的，继续努力……
只要做几个项目，经验就慢慢来了，
空想是不能有经验进步的
顶！顶！有经验的人分享经验啊。
对于有些设计，verilog并不一定落伍。
IC verification -->
If it's backend verification, you need to understand tools like StarRC, Calibre
If it's CAD engineers helping front end verification, you need to learn tools like PrimeTime, Formality.
If you plan to join a large IC design company with dedicated design verification team, you may need to know SystemC or SystemVerilog. But many small to middle sized IC design houses do not have such kind of job definition.