请教一个通过dpi调用verilog module的问题

现有一个用verilog写的简单模块
module usefull(input logic [1:0] grant,
output logic [1:0] request,
input logic clk);
...
always @(posedge clk) begin
...
request<=2'b11;
end
endmodule
现在想用c程序去产生输入信号 grant，并且在c程序中获得模块的输出request。请问高人应该怎么编写systemverilog的测试平台?

路过。

路过。