急！急！急！数字电路综合问题！

向大家请教个问题。对于同一套代码，用不同的工具complie&map后，得到的报告中，所占用的register数和filp flops数应该是一样的吗?具体来说，用DC综合后得到的报告和用xilinx综合后得到的报告中的register数和filp flops数应该一样?我觉得这两个应该没有什么可比性吧。一直以为哪怕用同样的工具进行综合，都有可能不一样。不知道各位是怎么认为的?请大家赐教啊

应该是不一样的吧
同样的工具,设定不同结果也应该不同的.
个人认为register数和filp flops数不重要,Timing等方面要重要的多.

“但是同样的电路，不管怎么综合，总不可能把触发器综合成组合逻辑吧。从这个意义上说，综合得出的触发器个数应该是确定的“。老板如是说。我听了后觉得也有道理！

综合，应该是进行优化的吧。
从代码生成电路，优化的方式不同，寄存器的个数也有可能不同的吧。

但是优化不会去掉DFF吧。

你实测一下不就知道了吗?

權威解答：
首先DFF都是自己設計出來的，綜合器不應該將DFF綜合掉。因為如果綜合器可以把DFF綜合掉
原來的邏輯錐結構就可能會被破解，導致邏輯出錯。
其次其實綜合器是會把DFF綜合掉的但是在DC的log里面會報告warning告訴你的。什么情況下綜合器
會把DFF綜合掉呢?比如會所你的DFF的D端是接死一直為1或一直為0，這種情況下綜合器就會把DFF
優化掉。
以上觀點僅供參考。如需轉載說明出處！

多谢各位。问题解决了。优化确实会将一些DFF去掉。例如应该综合为DFF的HTRANS_2[1:0]，如果有if (HTRANS_2 == 2'b10 || HTRANS_2 == 2'b11 )这种情况,那么HTRANS[0]就会被优化掉，只剩HTRANS[1]。另外如果有在电路中用不到的信号量，也会被优化掉。至于，每次综合有可能导致DFF数不一致，我想应该是那些“多余”的DFF有可能被优化，也可能不被优化的缘故。不知道我这种解释对不?

樓上說將的這種情況輸入no load 的情況，也是可能被優化掉的。

从代码生成电路，优化的方式不同，寄存器的个数也有可能不同