时钟整形问题

请问,如果时钟边沿变化太缓,在FPGA里面有那些方法可以对其进行整形.
还有,用VERILOG语言,能够写出一个时钟上升边沿变化很缓慢的测试时钟信号吗?
请问有没有经典任意倍频设计,任意分频设计代码,有的话能提供一份给我学习一下,谢谢

时钟整形问题
诶,怎么没有人回答我啊

时钟整形问题
用verilog不能实现第一个和第二个功能
任意倍频设计最好用PLL
任意分频设计代码就是计数器，如果小数分频，也需要PLL

时钟整形问题
谢谢小编

pll只能对固定频率进行倍频啊
对不是固定的频率怎么倍频?