问一个关于CPLD时钟管脚问题...急！在线等。

请问CPLD高人：
CPLD是不是一定要从指令的管脚输入时钟信号啊?

另外，可否自己在内部将此时钟四分频（将100MHz CLK 分为25M的 IN_CLK），
然后内部时序电路改由这个IN_CLK同步触发可以吗?

自己顶起来！
自己顶起来,高手指教啊！
如何实现内部分频?

不一定用时钟管脚，不过用时钟管脚自动进行时钟布线，驱动能力强延时小。
尽量不要使用内部时钟分频，否则会引入很多的时钟。而使用自带的时钟模块，或用时钟使能的形式设计。

应该使用时钟专用管脚
FPGA和CPLD的时钟输入应该使用时钟专用管脚，通过时钟专用管脚，时钟输入信号才能连接到全局时钟网络，这样时钟信号才能驱动所有模块触发器的时钟输入端，而且内部时钟信号的skew才可能比较小；内部产生信号最好使用PLL或DLL等，否则同样难于保证时钟信号的驱动能力以及skew等参数，但如果是产生一个时钟信号驱动很少的逻辑，那还是可以通过内部逻辑实现（如：计数器等），不过在时序分析时必须确保该信号驱动逻辑部分满足时序要求，否则实际运行与功仿结果可能不一致。

顶一个谢谢

说的是

对头啊 呵呵