请教一个问题，谢谢各位了！

谢谢各位了

晕，吧代码贴出来给大家看看啊。这样才能知道哪里错了哦～

module mux(oe,dacs,clk,dadb);
output oe,dacs;
output[7:0] dadb;
input clk;
reg[7:0] dadb;
reg[2:0] en;
always @(posedge clk)
begin
if(en==0) dadb=8'b11111111;
else dadb=8'b00000000;
end
always @(posedge clk)
begin
en=en+1;
end

按照道理说应该在我指定dadb的一个io输出是个方波

你将en=en+1换成en<=en+1试一试，就是用非阻塞赋值看一下

我不会

module mux(oe,dacs,clk,dadb);
output oe,dacs;
output[7:0] dadb;
input clk;
reg[7:0] dadb;
reg[2:0] en;
always @(posedge clk)
begin
if(en==0) dadb=8'b11111111;
else dadb=8'b00000000;
end
always @(posedge clk)
begin
en=en+1;
end

en需要有一个reset值吧，不然simulaiton都不行

我问一下，你那个方波是 8bit DA之后输出么?还是只是 8bit中的某一位?
希望你把你的设计方案描述清楚一些。

clk频率多少?
示波器捕捉范围多少，示波器设置是否正确?
程序的仿真结果是否正确

代码本身描述就不正确，先前仿过了，然后再上FPGA吧