时钟信号能不能通过I/O引脚输入，然后通过另外一个I/O引脚输出

请问xilinx9572XL，现在要对三个时钟输入进行选择输出，27M，54M，100M，那么这三个时钟输入是不是接在任意三个I/O引脚上作为输入，然后从另外一个I/O引脚输出就行了?这样能不能保证书出正确的时钟信号呢?
请各位指教！
谢谢！

同问！

你可以试一试，我的印象中，直接接输出好像是不可以的。
我推荐，你把clock pin通过buff或者一个not再作为输出，这样可能得不到精确的相位，但这样做是可以把clock输出的。
不知道你的设计是否对时钟的相位有精确的要求。仅作为参考。
大家继续讨论～～

需要通过专门的时钟网络才能近似认为到每个register的时钟是等相位的，专门有时钟输入pin和时钟输出pin，查相关手册，至于几个时钟的选择，可以用bufgmux，好象不是所有的xilinx器件都提供，我知道v4是提供的

以前遇到过这样的问题，ise p&r会出现error，但buffer以后就可以了。

这个人又来瞎扯了，受不了了！ :Q

:Q :Q :Q :Q

怎么叫瞎扯?承认小弟我才疏学浅，但也稍微做过一点FPGA，而且最近也刚做过时钟穿梭于两个v4的片子间，并有多个时钟选择。我所知道的，v4 的片子是有专门的输入pin，而且提供p/n两路差分输入，只用一路的时候就只接p端。至于对于时钟的多路选择，那最好用bufgmux。至于说的对不对，仅供参考，并没有要在这里买弄什么的意思

到这来是交流学习，怎么随便就语言攻击别人呢，素质

是啊,我也觉得讨论问题,不应该指责某个人.
对于时钟传输,走专用通道是最好的,本人觉得