VHDL很简单的代码，编译报错。大虾请进，帮忙。
请各位帮忙说说错在那?为什么?
代码如下：
counter:process(rst,clk.ena,sop)
begin
if(ena='0' or sop='1')then --清零//这个if语句报上述的错误，请高手出来说说是怎么回事?
cnt<=(others=>'0');
end if;
if(clk'event and clk='1')then --计数
if(ena='1')then
if(cnt=b"1111_1111")then
cnt<=(others=>'0');
else
cnt<=cnt+1;
end if;
end if;
end if;
end process counter;
代码改成如下，就编译通过，不报错。
counter:process(rst,clk,ena,sop)
begin
if(clk'event and clk='1')then
if(ena='0' or sop='1')then --清零
cnt<=(others=>'0');
end if;
if(ena='1')then--计数
if(cnt=b"1111_1111")then
cnt<=(others=>'0');
else
cnt<=cnt+1;
end if;
end if;
end if;
end process counter;
－－－－－－－－－－－－－－－－－－－－－－－
高手能解释一下原因吗
谢谢！
2个IF语句综合后的硬件顺序是并发执行，没有“线与”或者“线或”关系的话就会冲突啊
第二种写法在综合后会将ENA和STOP综合为清零信号，才不会产生错误。
第一种这样写综合后就应该没问题了吧
IF ENA='0' OR STOP='1' THEN
CNT <= (OTHERS=>'0');
ELSIF RISING_EDGE(CLK) THEN
XXXXXXXXXXXXXXXXXXXXX
这样就是典型的异步复位了吧?抛个板砖。
异步复位的问题，注意下if语句！
“2个IF语句综合后的硬件顺序是并发执行，没有“线与”或者“线或”关系的话就会冲突啊”
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在同一个进程里面，两个if语句是顺序执行的。怎么会有冲突呢?请解释一下，好吗?
谁有Advanced FPGA Design中文版，给传一份好吗?谢谢
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同时往没有逻辑关系的两个if里面给同一个信号赋值肯定要错撒！
这不是C语言，记住硬件！
多驱动
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谢谢
这位兄台的耐心解释
实际上就是时钟锁存的优先级的问题吧
按照第一种写法的话，2个IF语句没有优先级的关系，都可以驱动CNT信号，那么就会产生“CNT信号不能在时钟边沿之外保存它的值”的错误。因为第二个IF 的触发是用CLK，最后综合后生成的就是一个D触发器了，而第一个IF语句和第二个IF语句没有任何的关系，它要改变D触发器所锁存的值就会与D触发器产生冲突，那么就会错误。
所以要有一个优先级的判断的IF写法就是：
IF ENA='0' THEN
CNT <= (OTHERS=>'1');
ELSIF RISING_EDGE(CLK) THEN
xxxxxxxxxxxxxxxxxxxxxxxxxxx
IF和ELSIF是有优先级的就不会产生冲突了。晕了，绕口令一样。不知道对不对