请教一个sta问题

用primetime做sta，如何处理时钟问题。
比如说系统输入时钟sysclk，在digital内部经过一个clk_generator模块，产生若干时钟clk1,clk2,...,提供给digital的其他部分使用．插clk　tree时，是从clk１，clk２开始插的．clk1,clk2同源，由于设计以及delay，可能在频率和相位上有差别，做pt时该如何create_clock呢
若在clk1,clk2进行create_clock，clk tree后面的delay可以由pt计算，那么在clk_generator中的timing呢

好久不做了，我不太清楚了，有谁可以帮忙解答?

(路过看一眼)
在sysclk上create_clock
在clk1,clk2,...上create_generate_clock
这样所有的时钟都从sysclk开始算timing了

期望有好的答复，我也想知道！

create_generate_clock
create_generate_clock