有人对systemverilog这种新的语言有研究么？

好像刚出了本书《systemverilog验证方法》

那本书太难懂了，建议先看SystemVerilog for verification，再看Systemverilog for testbench，最后再来看VMM，不过本人还是建议不要去学VMM，可以看AVM，SYNOPSYS公司的技术支持太差了

大牛！
不过貌似SystemVerilog for verification和Systemverilog for testbench两本书都没找的卖的....
不知道哪里能买到这两本...

网上都有电子版的，可以找到的

恩，不错啊，呵呵

谢谢你啊，

电子版的帖出来啊！

正在学习中....
强力支持！

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现阶段主要用于做验证

问一下阿，学systemverilog要用那个软件仿真阿?我现在用的是modelsim,总是感觉到有点不对啊

I have four years' experience of vera and one year for SV .

这是是发展方向啊，设计工程师和验证工程师都有必要学习的

Questasim呗

很简单，一用旧了解

问下一般企业里做硬件设计用什么软件比较多

正在学习中....
强力支持！

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正在用，
当前主要用于验证，
应该算是主流的验证语言了吧
集成了面向对象的属性，
与VERA很像。

用VCS做仿真

有好几个版本的了，看看这个怎么样