请教了！大侠们快进来了

我一直是用MAXPLUSII10.0开发编程下载VHDL程序的，想学VERILOG，读书时提到了逻辑综合工具Synplify Pro，请问这是干什么用的?应该是在开发的哪个阶段?我奇怪的是我用MAXPLUSII10.0开发时，好象不觉得少了什么环节呀?

synplify pro 是第3方的综合工具,不是altera开发的.
也是用于综合的.
此类的还有Design Complier等等.
学verilog现在可以用Quartus II

谢谢star_fans老兄了，不过你回答的可不是我要问的。

我是想知道“逻辑综合”这个过程在EDA开发中的作用。

代码转换成实际电路啊

.要了解工具和设计流程.看看"电子设计自动化与IC设计"这本书的前几章.
这里的试读就够了.可以看148页
http://book.idoican.com.cn/Detail/ISBN7-04-014552-9.aspx

谢谢了！
我理解了一下，在实际CPLD、FPGA的开发编程中逻辑综合工具其实是可以不用的，用MAPLUS10可以完成全部的开发工作；而在自己开发的需要进行流片的工作中才需要“逻辑综合工具”转换成的实际电路。