关于CPLD管脚分配

小弟最近在学CPLD，用Verilog HDL写的、做完后仿真，波形完全正确，但是按照我现在的管脚分配不能正常运行。我把其中一个管脚更换为其他的，又可以工作了；我就是想请问大侠们，是不是CPLD管脚分配有什么规则。现在我都是在瞎试。找不到规律。我用的是Quartus 2 和MAX 2；谢谢了！

据我所知，通用IO之间是没有什么区别的，看你的板子设计或者CPLD管脚有没损坏。