在cyclone中用quartus的模块做了个FIFO,感觉时序老有问题
会不会产生亚稳态阿
谢谢大家！
在cyclone中用quartus的模块做了个FIFO,感觉时序老有问题
是同步还是异步fifo
clock pin有几个
在cyclone中用quartus的模块做了个FIFO,感觉时序老有问题
是异步，有一个读clk，一个写clk,两个cpu主频一个是50mhz一个是80MHZ,想用fifo完成数据传输，clk是由各自的cpu提供呢还是由fpga自己产生呢?fifo的读写信号是应该分别连到对应cpu的读写引脚吗?
谢谢
在cyclone中用quartus的模块做了个FIFO,感觉时序老有问题
老大，你的CYCLONE器件可以跑到80M吗?
在cyclone中用quartus的模块做了个FIFO,感觉时序老有问题
请问小编：我也在用cyclone系列的器件做设计，我用通过MegaWizard Plug-In Manager建立了两个fifo,用元件例化进行调用，但是在用quartus做综合后，会提示memory的占用为0，这是怎么回事呢?
在cyclone中用quartus的模块做了个FIFO,感觉时序老有问题
我也觉得是速度太快的问题
在cyclone中用quartus的模块做了个FIFO,感觉时序老有问题
查查FIFO的数据口和控制口,肯定有一些信号未使用,
QII认为你并没有实际使用FIFO,给综合掉了.
在cyclone中用quartus的模块做了个FIFO,感觉时序老有问题
cyclone跑到80M该没有问题阿，我想问一下读写时钟是由各自的cpu产生呢还是由fpga产生?若由FPGA产生的话，由于FPGA与CPU用的不是一个晶振，应该会出现亚稳态现象吧，大家的读写时钟都是怎模产上的阿?
在cyclone中用quartus的模块做了个FIFO,感觉时序老有问题
用哪个时钟主要还是要取决于你自己的设计要求，至于跨时钟域，这本来就是异步fifo的主要用途之一，你只要注意尽量不要让fifo空或满就行了。
在cyclone中用quartus的模块做了个FIFO,感觉时序老有问题
bravelu:
用哪个时钟主要还是要取决于你自己的设计要求，至于跨时钟域，这本来就是异步fifo的主要用途之一，你只要注意尽量不要让fifo空或满就行了。
我想问一下：DCFIFO的写入时钟和读取时钟是由FPGA产生呢?
还是由CPU来产生?不知道这两者有没有什么区别?
fpga内部产生是什么意思?
我觉得按这个设计要求，应该把两侧cpu时钟直接用于fifo就行，引入其他时钟反而需要另外处理时钟域隔离。
在cyclone中用quartus的模块做了个FIFO,感觉时序老有问题
fpga内部产生应该是由fpga的晶振（此晶振与fifo两侧的cpu的晶振无关）经pll后出来的时钟，如果cpu没有时钟输出引脚怎模办啊，我感觉还是用fpga产生的时钟来控制fifo的读写时钟通用些，不过不知道有没有大虾这样做过，不知能不能通?
在cyclone中用quartus的模块做了个FIFO,感觉时序老有问题
实际上这和哪个器件做master很有关系，还是取决于你的设计要求。
感觉LZ什么都不懂
没人做过同步FIFO吗?
没人做过同步FIFO吗?
异步FIFO的双时钟是FPGA中产生的.
代码中只要是在test_bench中生成rdclk和wrclk即可
fifo似乎应该是一个不包括时钟源的器件，不然cpu在读写fifo的时候怎么保证数据和时钟同步?