元件例化的困惑！

编一个简单的六路码盘采集模块，
将一个码盘采集模块，做成一个component，
（输入：ABC码道，clk，reset；输出：码盘计数16位）

然后期望元件例化的方法，调用六次，

但在Quartus中，竟告诉我IO口不够用。
CPLD可用116个，综合后，程序竟占用136个。

可是主程序中，Port定义也就6路ABC输出，6路计数值输出，时钟等。

难道元件例化过程中，将单独码盘采集模块也创建了IO口?

请高手指导！谢谢！

顶一下,高手讲讲,期待ing

昨天本想用procedure或者function也试试，

但忘记在哪看到过，说“过程”和“函数”体内，最好都是组合逻辑，
不能有时序逻辑。
（也不知这种说法对不对?）

可码盘计数，是一定要有时序逻辑。

唉 component出错， procedure和function又不能用。

抑郁啊~·

继续求助~··

刚刚从网上看到某位大虾有关component的理解：
“
component元件例化语句，用于对现有的实体定义为元件为准备调用作出声明，并配合port map()(端口映
射语句)以达到连接底层元件形成更高层次电路结构，用法如下：

当前的设计实体相当于一个高一层次的电路系统，而当前设计的实体中指定的接口相当于整个电路系统上的插座，而
被例化的实体形成的元件相当于要插在这些插座上的芯片。
”

我的那个问题在于：对外其实只有一个counter，例化时认为有6个，这就肯定超了啊！
呵呵

不过，新的问题又来了，如何分时复用这唯一的counter呢?

继续思考中~