I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
I2C总线IP Core设计马上就要正式开始。
附件为大家报名时的信息统计。请大家看一看是否有遗漏和统计错误的地方。另外请提供信息不全的朋友，将所缺信息提供出来，信息主要包括以下几个方面：使用语言（Verilog/VHDL）、email、习惯使用的设计平台。
关于分组，原则上两到三人为一组，如果有朋友希望自由组合，请将组合意愿贴出来。
另外请大家对I2C总线IP Core设计多多提供建议。
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
语言VHDL,quartus
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
用altera的还真多
是不是应该找他们投资
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
iic好像laogu上有，我下载过，但不知道好不好用
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
我想采用I2C的设计作为联盟的第一个IP Core可能具有如下的优点：
（1）I2C的应用环境非常广泛，适合于各个行业的网友的参与；
（2）I2C的设计难度虽然不大，但通过它我们可以多少摸索出联盟今后的运作方式；
（3）可以增加联盟成员间的了解，增加互相交流的机会；
（4）它可以作为后续ip core的基础模块之一，通过这样的设计为以后的复杂模块提供便利。例如：如果以后我们设计一个单片机的ip core，I2C就可以该单片机提供的接口之一。
以上是我的个人看法，希望能够和大家讨论。
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
有网友提出如下的意见，我看还是将它贴出来，大家都从不同的角度发表各自的看法。
===========================================================================
建议不使用FPGA的IP，如LPM等，这样可保证较好的移植性。
我一直在做ASIC设计及其验证工作，所有的代码都是不使用LPM等，否则仿真等做起来比较麻烦。
===========================================================================
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
我支持设计时不要针对fpga进行，如果设计完成之后，每个人自己可以做一下fpga的验证。
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
[这个贴子最后由一声叹息在 2003/10/31 01:01pm 第 1 次编辑]
刚才好像发错了。
我也赞同这种观点，作为一个ip core来讲，首先就要保证的它的可移植性好。
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
所有的东西都需要自己做，可能工作量比较大
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
我都不知道自己该做哪一个?iic还可以报名马?急问！
可以自己做吗，如果协议很熟的话，应该不会很困难
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
可以，你先报上来吧。
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
如果要求自己做，也可以。
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
谢谢一声叹息。 可是，iic我以前没有用过，协议不熟，还是先做个简单的巴，免得脱别人的后腿。
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
[这个贴子最后由一声叹息在 2003/10/31 03:37pm 第 1 次编辑]
那你就先说明一下你使用的语言、惯用平台、email吧。
关于说明在 《设计题目：I2C控制器 》里有协议规范。
链接：http://www.eetop.com.cn/cgi-bin/topic.cgi?forum=24&topic=6&show=0
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
我用vhdl，verilog也看过，但没有真正做用之做过设计！
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
其实你可以自己做一些小东西，原来我学vhdl的时候，每个设计都叫exam+数字，后来做了两屏多
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
以前用单片机做过i2c的应用,感觉比较简单
vhdl和sch方式都做过小东西,不知道用逻辑输入的方式能不能做出来,希望可以用这种方式做到最简.
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
这个应该不是很困难的，拿我所熟悉的Altera器件来说，大家用的比较多的可能是LPM_RAM等，这些东西都可以自己写，只要看看Datasheet的说明，照葫芦画瓢即可：）其他的也可如此，应该不难。如果有困难，发上来我们讨论讨论，应该可以解决吧：）
附带多说一句：看到有这么多人愿意参加，很高兴。不过，我们不是写C语言代码或什么其他的东西，而是实现电路，写Verilog或VHDL时应该想到的是电路，而不是简单的逻辑。我们这里的说法是先有电路后有代码，想提醒大家注意。当然，希望Verilog中也尽量避免出现如and A1(...)等门模型语句。
这里高手很多，我呢，就班门弄斧一把，胡说几句，见笑。
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
有些东西是自己做不了的。比如ram，不光是逻辑上的问题，必须有相应的物理器件对应。
我提个建议：
由联盟来做一些常用的可综合的库，例如ram，和fifo等（实际上是调用LPM等厂家提供的库），针对xinlix，altera，或者aisc的工艺各做一套，然后在上面再封装一层，就是说包装一下，设计里调用这个“封装”，综合时设置为black box。布线或仿真时只要将联盟的库加到指定路径即可。这样的话既保证可移植性（因为大家都只调用封装），又不必做额外的工作。
很有兴趣！
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
如需fifo等，应该对lpm做2次封装
如
module fifo();
input ..
ouput ..
//调用lpm
lpm_fifo()
endmodule
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
对于IIC，一般来说不需要大批量传输数据
我认为目前只做出传输单字节就可以了，主要目的用于目标控制与状态查询
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
怎么还没分组啊?
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
这项工作一直在进行，因为有些网友的信息还没有提供完整，怕分组不合理，漏掉一些成员。请诸位朋友谅解。我已向各位成员发了确认邮件。
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
所见略同，呵呵
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
我提一个建议：
在我们开始工作时，肯定是需要通过FPGA验证（牛人除外，我知道某些人就是仿真结束直接流片成功的），估计有TX会使用LPM。不如这样，针对不同类型的FPGA，我们选型，如Altera选择APEX或Cyclone，Xilinx选择Sparten，然后这些FPGA内部的LPM就可以通过RTL代码描述出来，写成Module，供调用。比如Ram就可以这样做。我个人是不喜欢LPM，感觉有部分代码不在自己的掌握之中：）
以上建议，请诸位讨论。
I2C设计分组进入倒计时，先听听大家的意见，详情见内。 －－ 注意2003－11－1更新版。
我也有这种感觉,调用LPM总觉有种虚虚味道.可能是还不太熟练吧