各位帮帮忙啊~(急,在线等解答)
时间：10-02
整理：3721RD
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我是初学者，为了我能快速做雏形产品，我采用的是绘图的方式，只是把图形绘出来了，可是不知道需要哪些文件对这个绘图进行编译校错，我想了解QUARTUS 需要哪些文件可以对绘制的示例图形进行编译，买的人民邮局出版社的FPGA/CPLD 2005年11月北京第二次印刷的说明不能详细，讲述的过于笼统简单，没办法操作，你能详细的告诉我怎么操作么?
谢谢，我急用！
我是C语言的使用者，所以我觉得入门应没那么难，可是看到你的书讲操作却过于复杂而不知道侧重点，象我按照你们的格式如例：
module __module_name
(sele1,sele2,sele3,infre[100],fre_out);
outputfre_out;
inputsele1,sele2,sele3,infre[100];
// Wire Declaration
// Integer Declaration
// Concurrent Assignment
// Always Construct
endmodule
说错误两个，我不知道何故，如下提示:
Error (10170): Verilog HDL syntax error at uart_transmitter.v(11) near text "]";expecting ":", or "?", or binary operator,
Error (10112): Ignored module "__module_name" at uart_transmitter.v(1) due to previous errors
能否尽快给我一个解答
谢谢，我急用！
我是C语言的使用者，所以我觉得入门应没那么难，可是看到你的书讲操作却过于复杂而不知道侧重点，象我按照你们的格式如例：
module __module_name
(sele1,sele2,sele3,infre[100],fre_out);
outputfre_out;
inputsele1,sele2,sele3,infre[100];
// Wire Declaration
// Integer Declaration
// Concurrent Assignment
// Always Construct
endmodule
说错误两个，我不知道何故，如下提示:
Error (10170): Verilog HDL syntax error at uart_transmitter.v(11) near text "]";expecting ":", or "?", or binary operator,
Error (10112): Ignored module "__module_name" at uart_transmitter.v(1) due to previous errors
能否尽快给我一个解答
第一个错误是语法错误,infre[100],如果是100位宽,改成infre[99:0]
第二过错误是因第一个错误,该模块被忽略
最好写成 ：input [99:0] infre.
我现在改成了
module frequance
(sele1,sele2,sele3,infre,fre_out);
outputfre_out;
inputsele1,sele2,sele3,infre;
// Wire Declaration
// Integer Declaration
// Concurrent Assignment
// Always Construct
endmodule
错误是这样的
Error (10170): Verilog HDL syntax error at uart_transmitter.v(11) near text "]";expecting ":", or "?", or binary operator,
Error (10112): Ignored module "__module_name" at uart_transmitter.v(1) due to previous errors
不是那个原因的
我把[100]去掉了啊
Verilog HDL syntax error at uart_transmitter.v(11)
看看这个模块（uart_transmitter.v）有问题没！
uart_transmitter.v的所有程序就是刚才所贴的啊！~