新手请教一个小问题

我是一个刚学verilog的新手，正开始学用modelsim 6.0就遇到如下问题：
我仿照书里设计了一段verilog程序如下：
module compare(equal,a,b);
input a,b;
output equal;
assign equal=(a==b)?1:0;
endmodule
测试模块如下：
'timescale 1ns/1ns
'include "./compare.v"
module t;
reg a,b;
wire equal;
initial
begin
a=0;
b=0;
#100 a=0;b=1;
#100 a=1;b=1;
#100 a=1;b=0;
#100 a=0;b=0;
#100 $stop;
end

compare m(.equal(equal),.a(a),.b(b));


endmodule
在modelsim里怎么编译不了啊，软件在编译过程中有如下显示： Model Technology ModelSim SE vlog 6.0 Compiler 2004.08 Aug 19 2004
# ** Error: C:/Modeltech_6.0/examples/testcom.v(1): near "'t": Illegal base specifier in numeric constant.
# ** Error: C:/Modeltech_6.0/examples/testcom.v(1): near "'t":expecting: LIBRARY CONFIG
# ** Error: C:/Modeltech_6.0/examples/testcom.v(1): Expecting numeric digits.
# ** Error: C:/Modeltech_6.0/examples/testcom.v(2): near "'i": Illegal base specifier in numeric constant.
# ** Error: C:/Modeltech_6.0/examples/testcom.v(2): Expecting numeric digits.
请大家指教，谢谢了！

新手请教一个小问题
没什么问题吧，，你用do文件编译么?