做过MD5算法FPGA实现的大俠请看过来.

目标器件: XILINX VII 6000 -6 FPGA
要求: 1) 系统时钟频率要求大于100MHZ;
2) 循环叠代64次处理以使面积最小;
3) 64个周期左右完成一次512bit数据的处理;
我采用两级32位CSA + 一个32位CLA结构实现四个32bit数A,T,X 和Function值相加(延迟是约7.2nS:两级异或门的延迟(1级约1.5nS)+32bitCLA的延迟(约4.2nS)),然后将结果循环左移S位(32bit桶型移位寄存器,延迟约4.3nS),最后再和32位数B相加(延迟约4.2nS),这样一来,总延迟为7.2+4.3+4.2=15.7nS,约65MHz,无论如何优化也达不到100MHz,看来必须对算法进行优化,请问有何高招?

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用fpga来实现md5做到2，300百兆很容易。

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流水线