最近设计板子时犯的一个小错误

现象：
    设备升级改版，新做的板子用示波器调试，看到整块板子所有信号都被强噪声干扰。
各电源轨干净，没问题。
分析：
    干扰发生在上游设备启动后。初步判定输入数据或输入时钟串扰。
因为这是系列升级的板卡，改动不大。之前的版本没有这个现象。
起初怀疑是布局布线，PCB工艺，焊接用错阻容参数等问题。
实验：
    通过在易被干扰信号上加电容滤波，电阻端接等，试图抑制干扰。结果干扰依然存在。
解决：
    突然有一天想起来，之前的版本没有主时钟端接。这个版本因为时钟频率提升，
加了100欧端接到电源和地。之前版本的时钟负载是CPLD输入脚，电流微安级，端接之后
电流大了近千倍。时钟走线近20CM，成了一个大辐射天线。
于是拆除端接电阻，通电实验，干扰消失。
总结：
改版升级之后遇到问题，先怀疑改动内容。
我没有对比原理图，却怀疑布线和加工工艺，走错了方向。

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想改善信号完整性，又不想增大电流，点到点的拓扑首选串联端接，点到多点flay_by的拓扑首选RC端接。选择R端接你还端接100欧，是故意把线走成100欧么

先赞一下。
能说说多高的频率，多强的干扰，整个板子所有元器件都有影响？
让我等卢瑟学习一下：）

赞，那还要不要端接？

还是源代码比较好查，改版了发现问题，直接diff一下就行了。

一帮点赞的。我却没看懂！
为啥原来没端接还挺好？
为啥用100的端接？端接的具体位置在哪里？
所有信号都被干扰，然后电源还干净？