有用FPGA内部组合逻辑产生时钟源的吗

你看看NCO的原理，应该就明白了。NCO的相位抖动还是比较大的，可以外接模拟锁相环减小抖动。

外接模拟锁相环可以减小相位抖动？有相关文献资料没，最近也遇到类似问题，谢谢
  

可以呀，因为锁相环可以平均每个周期的占空比，环路带宽越窄，效果越好

温度变化会改变时间参数 不稳是一定的
x家fpga的cclk信号就是内部自己产生的 你可以找个板子测一下

受PVT影响较大，没记错cclk的误差离norminal有50％左右。
奇数个反向器环起来就可以起振，不过组合逻辑出的时钟肯定不好。但是都用到了FPGA了，成本应该不是问题。加个晶振都解决了。