请教一下关于DDR2数据线等长的问题

刚才看到一篇文档，说是一组数据线包括DQ0:7 DM DQS一共十条线，以DQS为等长基准，设置-50mil：12.5mil的相对传播延迟（relative propagation delay）。也就是说DQS比其他线要长50个mil，并保证其他线与DQS +-12.5mil的布线长度误差。
而有些文档中说，这10条线应该全部等长，不存在DQS长50mil的情况。
请教一下本版的高手，DQS到底需不需要长50mil。那篇文档说长50mil的道理是什么？

看多了就糊涂了。
再说不同芯片要求可能不同，fpga与asic差别很大。看你用的芯片对应的手册，demo板。

长不长50mil看你DDR控制器手册。