Xilinx DCM倍频问题，求救。。。。

使用Xilinx的spartan3E的DCM倍频，输入1MHZ时钟，希望32倍频后生成32MHz作为内部时
钟使用。现在发现倍频后的时钟有严重的问题
（1）往往在刚刚烧录完成后的几秒钟这个高频时钟是有的，可是后来就自己消失了
（2）这个倍频后的时钟频率不对，比32MHz大出许多
我测试的时候是把这个内部的32MHz时钟引出到某个引脚上用示波器来观测的
在源代码中我使用coregen生成模块，然后在我的主模块中例化了时钟模块，芯片管脚输
入的1MHz信号经过一个IBUFG再输入给DCM的clkin，我测试了这个IBUFG的输出，是非常稳
定的1MZH信号，这说明1MHZ信号已经确实稳定的输入给DCM了，可是DCM的倍频输出信号非
常不稳定，而且频率也不对
不知道版上的FPGA高手有何意见和介意

看手册上DCM输入频率范围

不用锁相环的话，可以使用1MHz的频率的，我查过了

经过反复测试和思考，我认为根本原因是倍频器锁相环失锁所致，因为输入的1MHZ信号是
我用波形发生器产生的，单单用示波器观测就会发现相位抖动非常严重，更不用说面包板
接入时发生的噪音污染了
但DCM的DFS一旦发生失锁，就无法自己恢复了，这样的设计岂不是非常不合理吗？因为在
现实中难免会有电磁干扰，上电冲击等形成巨大的jitter，那整个系统会停机

DCM 有 locked 输出的，可以另做一个复位模块，看到失锁了给 DCM 复位。

这个是DCM,不是PLL

就是复位的问题  倍频的DCM的locked信号作为DFS的DCM的复位信号，中间要加上BUFG及三个时钟的延迟，然后加在复位信号上 手册上有说 你查一下就知道怎么接了