高速互联线上~~~（首页又在提出了一个问题）
我现在的考虑是尽量都靠近源端，使得反射较小，请问大牛的考虑呢？
再问一个很简单的问题，误拍。终端的匹配电阻，比较大的焊盘肯定会造成发射吧，而且这个反射会不会造成影响呢（源端没有匹配）。
再补充一下，要是在高速互联线上非要有引测试点呢。应该怎么办
不能加测试点。测试点用耦合电容焊盘替代
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那隔直电容和终端匹配电阻的焊盘和线宽造成的阻抗不连续呢
没有影响的 从传输线的角度来说，如果反射的位置离源端很近的话，可以忽略反射，所以隔直电容在靠近源端的位置放就可以了
同理，终端电阻处在也是如此
另外，在电容的焊盘上测试的信号不准，反射分量比较多，最好是在终端匹配电阻处量
高速走线不是宽度一致，是阻抗一致
隔直电容和匹配电阻那些影响只能忍了。(高速信号走线会规定余量，比如：过孔 1db，连接器2db，走线损耗3db之类的,一般匹配电阻这些都已经算在内了，所以不用担心)
是源端还是末端，具体需要看协议，比如pcie是源端，而xaui是末端(这个也不是死的，很多人会推荐你仿真，呵呵...)
一般在bga下的过孔上测量，没有的，只能不测了...(如果非要测,加测试点也就损失点
信号余量）
如果LZ非要追求 阻抗一致。可以尝试下：在耦合电容部分，参考层的GND面挖空一部分，
以更下面的GND面作为参考。这样阻抗减小量就比较少了。
但虽然理论如此，实际应用中，好像不挖空，终端信号也没什么太大的裂化。
挖掉一部分地的目的应该是减小焊盘和地之间的耦合
小焊盘影响忽略不计，高速信号链路不推荐加测试点。
以1G赫兹的信号为例,波长为20厘米，则需要阻抗不匹配到2厘米以上才有一点现象。具体的，短的不匹配的区域会两次反射。如果每次反射幅度较小，那么基本透射，最后结果是两次反射之间相消。如果恰好5厘米，还增透呢。不信你做个PCB测试一下。如果10厘米长，则增反。
除了pcie,都是規定放在末端。什麽原因？
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這是相當常用的方式，你這看的什麽書？市面上所謂cad設計的书作者十有八九沒做過高速仿真和高速設計實踐，只是教你軟件怎麼用。
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有些器件的pcie也规定放末端，怎么解释?
这个问题也一直困扰着我，没法解释。但是pcie放在tx端倒是协议很明确写了的。
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没有书可看，多实践，实在想看找个intel的pdg看看，找服务器，高速接口多的，还是把各种高速走线的规则使用得淋漓精致的。其他牛公司的手册也能参考。
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