请教一下，数据总线布线不等长的问题
如附件中图所示。注意：FPGA隐藏于图中器件的下方，没有截屏下来，图中主要标示的是数据总线和SRAM。
由于这种布局，导致在PCB走线时发现，FPGA到各个SRAM的数据总线长度不同，我们大致测量了一下，发现最长的和最短的走线差了45mm的样子。而总线的时钟，暂时设计为100Mhz
感觉距离差的有些大，不知道这种差距，在实际的总线读写中是否会导致数据的建立或保持时间不够？从而引发FPGA读写RAM的数据错误。我记得有些文档讲信号完整性的文档说过，走线长度的差异和总线时序的关系。按照电磁场的传播速度，我们也简单的算过，貌似45mm的走线差距，导致的延迟差不到1ns，应该不是问题。
但还是非常担心，这个设计会导致问题。所以，还想请教一下各位！谢谢！
走蛇形线呗
目前这个速度这个线长差能否工作，没试过没法估计，请楼下回答
走蛇形线，我设计DDR3接口的时候，线长误差都约束在0.5mm以内。
短线加长，走蛇形线啊。虽说45mm只延迟了0.15ns, 但这是理论
值，做出来还会有其他不可控因素的，能做好干嘛不完善一下？
另外，常用的SRAM一般也就几Mhz的总线周期，100MHz何不干脆跑SDRAM？
不知道你计算的时候考虑过高低温和信号完整性占用的余量没，如果都考虑了，应该没
问题。
不过绕个线也不是难事，设个规则，顺手就搞定了。只是，我简单的看你的pcb，貌似地
址线没做匹配....
sdram延迟不如sram吧，能否用sdram还得看fpga接口
多贵啊，还4片SRAM, 100Mhz用SDRAM足够了。
fpga带个SDRAM控制核现在轻松easy的。
如果我没看错。你这个设计等长了也没用。所有的线你都是打分支进行的连接。反射是更大的问题。几乎100MHz这样的布线几乎不能正常工作。
注：线厂差45mm，实际走线我猜有150mm。
是的，严格来说，最好做一下仿真。
差了45mm还玩个屁，不过不知道是不是可以考虑在FPGA内部调整各个走线的延迟做个不
就看看
顺便学习一下，如果不打分支，应该如果并联？
真诚求教！
学习DDR的设计规范：
1 打平衡分支
2 每个分支长度尽量短
或者严格走菊花链串行，但此时需要注意由此引入的时序差异。
看你FPGA是什么型号，有的FPGA可以用IODELAY补偿多达5ns的走线延时偏差
走菊花链吧，真要是差45mm的话问题不大。这么多片星型结构肯定不好的
帖子里面写错了，是SDRAM
你说的对，实际走线的长度更长。
FPGA的总线上还和DSP有连接。
总线上，我们穿了排阻的（图中没有体现）。反射是否可以解决呢？
请问您说的这个设计规范，有详细的文档描述吗？谢谢
排阻增大阻尼，可以改善下信号完整性。不过这个板子还是走菊花链更稳妥。
过孔要注意尽量少些。
DDR的设计规范，有固定的文档。上网找JEDEC Specification。
差距太大了。。。应该会有问题。
100MHz的信号频率，按上升/下降沿1/10信号周期计算，最高频率1000MHz,对应波长30cm, 最高频率对应波长的1/6约为5CM，就是说当总线长超过5CM时已经需要考虑信号完整性，现在你两根线之间就差了4.5CM。。。建议PCB作修改，仿真
SDRAM没有必要DDR的来吧
DDR是SDRAM的一种。
大哥没必要这么抠字眼吧
这么早就回帖，辛苦！
不是抠字眼，很多人孤立地看待设计规范，太僵化了。
设计规范是可以借鉴的，DDR规范可以用到SDRAM，以及多负载的SRAM。
啥问题没有，100多兆的东西，接个匹配电阻就行，走菊花链也得考虑延时问题。