CMOS电路可以短时间悬空吗？

使用总线驱动芯片245，当片选有效后，驱动方向控制信号使能，CPLD数据从A端到B端，现在遇到个问题，数据线不稳定。个人是觉得，片选、方向控制信号有效后，到CPLD输出有大约500ns的时间。这期间，数据线输出的是高阻态，类似高阻驱动CMOS器件了。当有确定电平信号输出时，245芯片已经不正常了。从而引发震荡。导致数据线异常。
类似的设计以前也 经常有，只不过没有500ns那么长时间。大概都是100ns以内。从没出过问题。
是因为CMOS器件输入pin短时间悬空造成的吗。

不稳定是什么样子？是过冲、振铃那种阻尼震荡还是电平无规则变化？可以开启CPLD内置的上拉电阻
看看，如果没有了，就是总线悬空，如果还在，就是过冲，建议减小CPLD的驱动电流，下次设计
时加串阻，当然数据线全加串阻不现实，不是特别高的话（比方说超过工作电平的30%）就由他去吧

类似振铃吧。
把CPLD综合选项里改成SLOW模式，可以解决这个问题。
问题是，为啥会这样，因为以前一直这样设计的没出过问题。只不过这次悬空时间长了。。