微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 硬件电路设计 > 硬件电路设计讨论 > 请教Cadence仿真中BufferDelay的含义和用法

请教Cadence仿真中BufferDelay的含义和用法

时间:12-12 整理:3721RD 点击:
仿真软件是Cadence SI,使用IBIS库,做时延仿真,首先选择Buffer Delay Selection = on-the-fly,得到仿真曲线见附件,以及如下时延报告:
PropDly  SwitchRise  SwitchFall  SettleRise  SettleFall  RiseDly  FallDly
0.1813   -0.4857     -0.2401     -0.2547     0.0219      1.862    1.674
然后,选择 Buffer Delay Selection = no buffer delay,得到如下时延报告
PropDly  SwitchRise  SwitchFall  SettleRise  SettleFall  RiseDly  FallDly
0.1813    1.376       1.434       1.607       1.696      NA       NA
仿真曲线中的驱动和接收曲线没有变化,而时延报告的结果,和选择on-the-fly的时候相比,只是简单地在Swicth和Settle中加上了bufferdelay。
请教:
1. Buffer Delay的曲线,为何会落后于接收端曲线?
   结果在on-the-fly仿真时,switch和settle出现了负值。
2. 如果上面的仿真数据来计算接收端的建立时间,飞行时间为多少?
   是0.1813,还是1.607,还是-0.2547?
  
新手请教,不周之处,还望见谅。谢谢!

psb

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top