Candence仿真，走线长小于边沿的1/6，过冲还很大？

设计了一块四层板，polar计算得到传播延迟148ps/inch，特性阻抗用80欧。
根据数据手册和IBIS波形，驱动信号的上升沿时间为1ns，计算得到边沿长度为6.757 inch。走线长度为890mil，约为边沿长度的1/8，路径上带2个过孔(计算得到过孔等效电感为1.4nH)，无匹配阻抗，用Candence仿真看到过冲超过70%！而振铃时间长达4ns！而加上匹配电阻后，过冲和振铃时间可以得到明显的抑制。
现在线长已经小于边沿的1/6，不接匹配时，为什么还有那么差的表现？
新手请教，不周之处，敬请谅解。谢谢！

你的走线小于信号电气距离的1/6，就不要用传输线模型来分析了，系统是个集中参数系统。
过冲和振铃是由于电路的Q值太大产生的。你加匹配电阻情况有好转，不是因为阻抗匹配减小了反射，而是增加了电阻减小了电路的Q值。

后面那句话怎么理解？

Q值=电感/电阻。归根结底，还是电阻增加阻尼系数，减小正向激励与反射。

看看驱动器和负载的封装的参数。
六分之一延时的规则是纯传输线互连，延时小于1/6。
封装上的延时有时候很大，200ps的我都见过，通常1500pin以上，2000pin以下BGA封装的延时也有120ps左右。
加上你板子上大约130ps，可能已经达到了250ps的延时。
而且封装上的阻抗和你pcb的阻抗可能不连续。如果用集总电路的观点来看，就是你封装的电感太大了。
可以手动把IBIS模型上的pin package参数，比如RLC去掉，仿真试试。