如何修改读写信号脉宽

PCI（9054+CPLD）开发板(local晶振2M)，读信号（平时为高低有效）脉宽250ns，写信号（平时为高低有效）500ns。
现在需要读信号改为300ns，怎么实现啊？
个人理解：换晶振能改变脉宽。（9054内部寄存器好像有延迟读写几个周期什么的设置的，但不能改变脉宽吧？）
谢谢！

弄个电容充放电试试
io口不可以调么？

看时序图啊。一般不能改变时钟周期。
换晶振？除非芯片允许，每个芯片都在一定的频率下工作的。

如何在CPLD内部实现啊？

PCI9054最高能支持 40M晶振呢
我是想问，能通过PCI9054内部寄存器设置或者CPLD内部程序修改，来增大我的写脉宽吗？
谢谢！

cpld显然可以。寄存器估计没有。

呵呵，这么给力啊。回复这么快。
俺是新手，刚学了点verilog，很多东西还不太熟。
能给我上上课不。。
我现在只是根据 pci9054 有个输出信号LW/R#(若写输出高，读输出低)，然后把LW/R#接到CPLD判断下，然后倒出 WR 和 RD（平时为高，读写有效时降为低）。（现在的脉宽都是根据PCI9054输出导的）
若想增宽这个脉冲CPLD程序咋进一步修改呢。。菜鸟见谅！

我不懂cpld，但我认为需要换晶振。否则250-300靠依赖时钟的数字器件基本无法完成吧

cpld做一下，
pci能拖多久呀
能改我也不这么搞